1. 课程信息 ■实验地点：清水河校区KB239 ■ **实验时间：**2021.04.16 ■ **实验时长：**3小时（4节课） 2. 实验要求 1. The fir filter input sampling rate is 100kHz, the filter passband single-sideband bandwidth is 20kHz, the out-of-band suppression is 90dB, and the in-band ripple is 1dB. 2. The filter coefficient needs to be fixed-point, and the effective number of ADCs is 24bit. The filter coefficient bit width is self-defined. ...
1. 课程信息 实验地点：清水河校区KB239 **实验时间：**2021.04.9 实验时长: 3小时（4节课） 2. 实验要求 驱动板上数码管显示当前时间（包含时、分、秒） ①建议定义n个按键，如用于功能切换 (tab)、校时+1(up)及确认(ok) ...
1. 课程信息 实验地点：****** **实验时间：**2021.03.25 实验时长: 3小时（4节课） 2. 实验要求 驱动板上LED1 ~LED8按如下2个模式循环闪烁： ① 每个灯亮1s灭1s，从右至左依次闪烁，共8次 ② 每个灯亮1s灭0.5s，从左至右间隔闪烁，共4次 ...
基于FPGA的BPSK信号产生器设计 2022年12月19日 摘 要 本次基于FPGA的计时器设计，在熟悉Quartus基本操作、Verilog编程语言的基本规则、SignalTap的基本应用，在前两次PN码序列产生器和DDS设计的基础上，通过分模块设计后进行连接的方式，完成基于FPGA的BPSK信号产生器设计。 ...
基于LCD的显示系统设计 2022年11月30日 摘 要 本次基于FPGA的LCD显示系统设计，在熟悉Quartus基本操作、Verilog编程语言的基本规则、SignalTap的基本应用后，通过自顶向下、分模块设计后进行连接的方式，完成控制FPGA在LCD屏幕显示内容。 本次设计分为PLL分频模块、上电复位模块、显示控制模块、显示驱动模块组成。通过分功能分模块的设计方式，便于调试，较好地完成了本次设计任务。 ...